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IDT70V9389/289L
High-Speed 3.3V 64K x18/x16 Dual-Port Synchronous Pipelined Static RAM
Industrial & Commercial Temperature Ranges
Timing Waveform of Write with Address Counter Advance
(Flow-Through or Pipelined Outputs) (1)
t CYC2
CLK
t CH2
t CL2
t SA
t HA
ADDRESS
An
INTERNAL (3)
ADDRESS
An (7)
An + 1
An + 2
An + 3
An + 4
t SAD t HAD
ADS
CNTEN (7)
t SD t HD
DATA IN
Dn
Dn + 1
Dn + 1
Dn + 2
Dn + 3
Dn + 4
WRITE
EXTERNAL
ADDRESS
WRITE WRITE
WITH COUNTER COUNTER HOLD
WRITE WITH COUNTER
4856 drw 16
Timing Waveform of Counter Reset (Pipelined Outputs) (2)
t CYC2
t CH2
t CL2
CLK
t SA t HA
ADDRESS (4)
An
An + 1
A n + 2
INTERNAL (3)
ADDRESS
Ax
(6)
0
1
An
An + 1
t SW t HW
R/ W
ADS
t SAD t HAD
CNTEN
t SCN t HCN
t SRST t HRST
CNTRST
DATA IN
t SD
t HD
D 0
DATA OUT (5)
Q 0
Q 1
Qn
COUNTER
RESET
(6)
WRITE
ADDRESS 0
READ
ADDRESS 0
READ
ADDRESS 1
READ
ADDRESS n
READ
ADDRESS n+1
NOTES:
1. CE 0 , UB , LB , and R/ W = V IL ; CE 1 and CNTRST = V IH .
4856 drw 17
2. CE 0 , UB , LB = V IL ; CE 1 = V IH .
3. The "Internal Address" is equal to the "External Address" when ADS = V IL and equals the counter output when ADS = V IH .
4. Addresses do not have to be accessed sequentially since ADS = V IL constantly loads the address on the rising edge of the CLK; numbers are for reference use only.
5. Output state (High, Low, or High-impedance) is determined by the previous cycle control signals.
6. No dead cycle exists during counter reset. A READ or WRITE cycle may be coincidental with the counter reset cycle. ADDR 0 will be accessed. Extra cycles
are shown here simply for clarification.
7. CNTEN = V IL advances Internal Address from ‘An’ to ‘An +1’. The transition shown indicates the time required for the counter to advance.
The ‘An +1’ Address is written to during this cycle.
16
6.42
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